Tóm tắt bài giảng Thiết kế hệ thống số Verilog - Phần 4 - Nguyễn Trọng Hải
Verilog có 4 mức khuôn mẫu:
• Chuyển mạch. Không được đề cập đến ở đây.
• Cổng.
• Mức tràn dữ liệu.
• Hành vi hoặc thủ tục được đề cập ở bên dưới
Các lệnh thủ tục Verilog được dùng tạo một mẫu thiết kế ở mức cao hơn. Chúng
chỉ ra những cách thức mạnh của vệc làm ra những thiết kế phức tạp. Tuy nhiên,
những thay đổi nhỏ n phương pháp mã hóa có thể gay ra biến đổi lớn trong phần
cứng. Các lệnh thủ tục chỉ có thể được dùng trong những thủ tục.
• Chuyển mạch. Không được đề cập đến ở đây.
• Cổng.
• Mức tràn dữ liệu.
• Hành vi hoặc thủ tục được đề cập ở bên dưới
Các lệnh thủ tục Verilog được dùng tạo một mẫu thiết kế ở mức cao hơn. Chúng
chỉ ra những cách thức mạnh của vệc làm ra những thiết kế phức tạp. Tuy nhiên,
những thay đổi nhỏ n phương pháp mã hóa có thể gay ra biến đổi lớn trong phần
cứng. Các lệnh thủ tục chỉ có thể được dùng trong những thủ tục.
6 trang
29/12/2022
2440
Bạn đang xem tài liệu "Tóm tắt bài giảng Thiết kế hệ thống số Verilog - Phần 4 - Nguyễn Trọng Hải", để tải tài liệu gốc về máy hãy click vào nút Download ở trên.
File đính kèm:
- tom_tat_bai_giang_thiet_ke_he_thong_so_verilog_phan_4_nguyen.pdf
Nội dung text: Tóm tắt bài giảng Thiết kế hệ thống số Verilog - Phần 4 - Nguyễn Trọng Hải
- Tóm tắt bài giảng TK Hệ Thống Số Phần Verilog assign c = a&b; endmodule // module instantiations wire [3:0] in1, in2; wire [3:0] o1, o2; // đặt vị trí and4 C1(in1, in2,o1); // tên and4 C2(.c(o2), .a(in1), .b(in2)); GV: Nguyễn Trọng Hải Trang 18
- Tóm tắt bài giảng TK Hệ Thống Số Phần Verilog #∆t biến = biểu thức; intra_assignment delay: biến = #∆t biểu thức. 2. Ví dụ: Reg [6:0] sum; reg h, zilch; Sum[7] = b[7]^c[7]; // thực thi tức thời; Ziltch = #15 ckz & h; // ckz & h định giá trị tức thời; ziltch thay đổi sau 15 đơn vị thời gian. #10 hat = b & c;/* 10 đơn vị thời gian sau khi ziltch thay đổi, b & c được định giá và hat thay đổi*/ III. Chỉ định khối: Chỉ định khối (=) thực hiện liên tục trong thứ tự lệnh đã được viết. Chỉ định thứ hai không được thực thi nếu như chỉ định đầu cho hoàn thành. 1. Cú pháp: Biến = biểu thức; Biến = #∆t biểu thức; #∆t biến = biểu thức; 2. Ví dụ: Initial Begin a = 1; b = 2; c = 3; #5 a = b + c; // sau 5 đơn vị thời gian thực hiện a = b + c = 5. d = a; // d = a = 5. Always @(posedge clk) Begin Z = Y; Y = X; // thanh ghi dịch. y = x; z = y; // flip flop song song. IV. Begin end: Lệnh khối begin end được dùng để nhóm một vài lệnh mà một lệnh cú pháp được cho phép. Bao gồm function, khối always và khối initial. Những khối này có thể được tùy ý gọi tên. Và bao gồm khai báo reg, integer, tham số. GV: Nguyễn Trọng Hải Trang 20
- Tóm tắt bài giảng TK Hệ Thống Số Phần Verilog Vòng lặp while thực hiện nhiều lần một lệnh hoặc khối lệnh cho đến khi biểu thức trong lệnh while định giá là sai. 1. Cú pháp: While (biểu thức) Begin các lệnh end 2. Ví dụ: While (!overflow) @(posedge clk); a = a +1; end VII. Khối lệnh if else if else: Thực hiện một lệnh hoặc một khối lệnh phụ thuộc vào kết quả của biểu thức theo sau mệnh đề if. Cú pháp If (biểu thức) Begin các lệnh end else if (biểu thức) Begin các lệnh end else Begin các lệnh end VIII. Case: Lệnh case cho phép lựa chọn trường hợp. Các lệng trong khối default thực thi khi không có trường hợp lựa chọn so sánh giống nhau. Nếu không có sự so GV: Nguyễn Trọng Hải Trang 22
