Bài giảng Tổng hợp luận lý vi mạch - Chương 1: Giới thiệu tổng quan

Nội dung text: Bài giảng Tổng hợp luận lý vi mạch - Chương 1: Giới thiệu tổng quan

1. dce dce 2008 2010 Giớithiệu •Mônhọc: Tổng hợpluậnlývi mạch –Mãsố: –Số tín chỉ: 3 Tổng hợpluậnlývi mạch •Giảng viên: – Dr. Tran Ngoc Thinh BK • Email: tnthinh@cse.hcmut.edu.vn TP.HCM • Phone: 8647256 (5843) • Office: A3 building, • Office hours: Tuesdays, 9:30-11:00 2 dce dce 2010 Giớithiệumônhọc 2010 Nội dung môn học •Nội dung: •Tổng quan về thiếtkế luậnlývi mạch –Giớithiệuvề thiếtkế vi mạch –Biến đổitừ các đặctả ngôn ngữ HDL •Mạch tổ hợp2 mức –Nắm quy trình tổng hợp, kiểmtra, kiểmthử các mạch 2 lớpvànhiềulớp •Tổng hợpmạch tổ hợp2 mức • Đốitượng: •Kiểmthử mạch tổ hợp2 mức – Sinh viên cao học •Mạch tổ hợp nhiềumức – Sinh viên đạihọcnăm3-4 • Đánh giá •Tổng hợpmạch tổ hợp nhiềumức –Tiểuluận: 30% •Kiểmthử mạch tổ hợp nhiềumức – Trình bày: 30% –Kiểmtracuốikỳ: 40% 3 4
2. dce dce 2010 System Level 2010 RTL Level • Abstract algorithmic description of high-level behavior • Cycle accurate model – e.g. C-Programming language “close” to the hardware modulemodulemark1; mark1; Port* regreg [31:0][31:0] m[0:8192];m[0:8192]; implementation compute_optimal_route_for_packet(Packet_t *packet, regreg [12:0][12:0] pc;pc; Channel_t *channel) regreg [31:0][31:0] acc;acc; –Những kiểudữ liệubit- { regreg [15:0] [15:0] ir;ir; static Queue_t *packet_queue; vector và cách hoạt động alwaysalways đượctrừutượng hóa từ begin packet_queue = add_packet(packet_queue, packet); begin irir == m[pc];m[pc]; hiệnthực bit-level ifif(ir[15:13] (ir[15:13] === 3b’000)3b’000) } pcpc == m[ir[12:0]];m[ir[12:0]]; –Cấutrúctuầntự (e.g. if - – abstract bởi vì nó không chứabấtcứ hiệnthực chi tiết nào cho thời elseelse if if(ir[15:13]==3’b010) (ir[15:13]==3’b010) then - else, while loops) để gian hoặcdata accacc == -m[ir[12:0]];-m[ir[12:0]]; –Hiệuquảđểđạt đượcmộtmôhìnhthựcthirútgọn ở giai đoạn đầu ủng hộ mô hình dòng điều tiên củathiếtkế endend khiểnphứctạp. –Khókhăn để duy trì sự xuyên suốtdự án bởi vì không liên kết đến endmoduleendmodule phầnhiệnthực dce dce 2010 Gate Level 2010 Transistor Level • Model on finite-state machine level • Model on CMOS transistor level –Những mô hình chứcnăng trong luận lý Boolean – Được dùng trong kiểmtrasự tương đương chức sử dụng registers và gates năng – Các mô hình delay khác nhau cho gates và wires –Hoặc phân tích chi tiếtvề timing 1ns 3ns 4ns 5ns
3. dce dce 2010 Design Challenges 2010 Full Custom Design Flow • Tradeoffs cơ bảngiữacácmức mô hình hóa khác • Application: những thiếtkế hiệusuấtcựccao nhau: – general-purpose processors, DSPs, graphic chips, internet – modeling detail and team size to maintain model routers, games processors etc. • high-level models có thểđượckiểm soát bởi1 hoặc2 người • Target: thị trường lớnvàlợi nhuậncao • detailed models cần được phân hoạch mà kếtquả là sự khó khăn trong việc liên lạcgiữacáckhối – e.g. PC business – modeling accuracy versus modeling compactness • Complexity: rấtcaovàđòi hỏilab hiện đại • compact models bỏ qua các chi tiếtvàđưarachỉ những ước – Độingũ lớn, đầutư cao và rủirocũng cao lượng sơ khai cho hiệnthực • detailed models thì kéo dài và khó khăn để thích nghi vớinhững • Vai trò Logic Synthesis: thay đổi trong thiếtkế –Hạnchế chỉ cho components không chuẩn hóa về hiệu – simulation speed versus hardware performance suấthoặccóthể thay đổisauđótrongchutrìnhthiếtkế • high-level models có thể mô phỏng nhanh nhưng không thể hiện • non-critical data paths logic và control logic thựchiệuquả vớinhững phương tiệntựđộng –Mộtlượng lớn data-path components và fast control logic • low-level models có thể hiệnthực nhanh chóng nhưng khó mô đượcthiếtkế thủ công để tối ưuhiệusuất phỏng dce dce 2010 Full Custom Design Flow 2010 ASIC Design Flow • Application: thị trường IC thông dụng – peripheral chips in PCs, toys, handheld devices etc. Logic Synthesis ISA Specification Simulation • Target: thị trường trung bình và nhỏ, thờigianthiết RTL Spec Simulation kế hạnchế – e.g. consumer electronics Formal Gate Level Netlist Equivalence • Complexity of design: kiểuthiếtkế chuẩn, đoán Checking trước được Transistor Level Circuit Circuit Simulation – standard flows, standard off-the-shelf tools Extract&Compare Layout Manual or Design Rule Checker • Vai trò Logic Synthesis: semi-automatic – Đượcsử dụng tỉ lệ cao trong thiếtkế ngoạitrừ những khối Design đặcbiệtnhư RAM’s, ROM’s, analog components
4. dce dce 2010 MụctiêucủaSynthesis 2010 Constraints on Synthesis • Minimize area • Given implementation style: –số lượng cell, register, etc. –Hiệnthực hai mức (PLA, CAMs) • Minimize power –Hiệnthực nhiềumức, FPGAs –Hoạt động chuyểnmạch trong individual gates, deactivated circuit blocks, etc. • Maximize performance • Given performance requirements –Tối ưu clock frequency của synchronous systems, throughput của –Yêucầutốithiểucủa clock speed asynchronous systems –Yêucầutốithiểu latency, throughput •Kếthợp các giảipháptrên –Kếthợpvớinhững trọng số khác nhau • Given cell library – Công thức hóa như mộtvấn đề ràng buộc –Tập các cells trong cell library • “minimize area for a clock speed > 300MHz” – fan-out constraints (tối đasố gates đượcnốivới gate • More global objectives khác) – feedback from layout • actual physical sizes, delays, placement and routing dce dce 2010 Brief History of Logic Synthesis 2010 Why learning about Logic Synthesis? • 1960s: first work on automatic test pattern generation used • Logic synthesis là hạt nhân của các CAD tools for Boolean reasoning – D-Algorithm ngày nay cho thiếtkế IC và system. • 1978: Formal Equivalence checking introduced at IBM in –Baogồmnhiềugiảithuậtsử dụng rộng rãi trong production for designing mainframe computers CAD tools – SAS tool based on the DBA algorithm –Cơ bảnchocáckỹ thuậttối ưukhác, e.g. • 1979: IBM introduced logic synthesis for gate array based embedded software main frame designed – LSS, next generation is BooleDozer –Cơ bảnchocáckỹ thuậtkiểmtrachứcnăng • End 1986: Synopsys founded – first product “remapper” between standard cell libraries – later extended to full blown RTL synthesis •Phầnlớngiảithuật là khó tính toán • 1990s other synthesis companies enter the marker – Ambit, Compass, Synplicity. Magma, Monterey,
5. dce dce 2010 NAND-NAND Implementation 2010 Mạch tổ hợp2 mức INPUTS NAND NAND • Ưu điểmcủamạch 2 mức C P1 –PLA vàmạch logic 2 mứccóthể hiệnthựchiệu F1 quả các khối điềukhiểnlogic. P2 –Việctối ưudạng Sum-of-Product thường đượcsử dụng trong giai đoạn đầutiêncủa quá trình tổng A P3 hợpnhiềumức F2 B •Nhược điểm: –Nhiềuhàmquytắc có chung mộtdạng tốigiản2 D P4 mức –Cókíchthướctăng theo cấpsố nhân khi tăng số ngõ nhập Fall 2008, Oct 24 . . . ELEC2200-002 Lecture 6 33 34 dce dce 2010 Mạch tổ hợp nhiềumức 2010 Kiểmtra •Thường đượcsử dụng nhiềuhơncácmạch tổ hợp2 mức •Kiểm tra tính chính xác củabảnthiếtkế • Nhanh hơnvànhỏ hơnso vớiviệchiệnthựccủamạch 2 – Đượcthựchiệnbởi quá trình mô phỏng mức (simulating) hoặckiểmtrahìnhthức(formal •Mạch tổ hợp nhiềumứcthường đượcthể hiện ở dạng mạng nhiềumứccủacáccổng (multi-level networks of logic gate) methods) Cho phép tự do hơn trong việcthiếtkế –Môphỏng là mộtkỹ thuậtthường dùng nhấtcủa –Tối ưudiện tích quá trình kiểmtra –Delay –Thỏa mãn các ràng buộc (ví dụ: các yêu cầuvề thờigiantrêncác •Kiểm tra tính consistency giữa đặctả hành vi đường xuấtnhập khác nhau) và đặctả RTL •Nhược điểm – Khó mô hình hóa và tối ưumạng nhiềumức (multi-level networks) 35 36