Tóm tắt bài giảng Thiết kế hệ thống số (Verilog) - Phần 1 - Nguyễn Trọng Hải

Nội dung text: Tóm tắt bài giảng Thiết kế hệ thống số (Verilog) - Phần 1 - Nguyễn Trọng Hải

1. BỘ GIÁO DỤC & ĐÀO TẠO TRƯỜNG ĐẠI HỌC KỸ THUẬT CÔNG NGHỆ THÀNH PHỐ HỒ CHÍ MINH Ths. NGUYỄN TRỌNG HẢI TÓM TẮT BÀI GIẢNG VERILOG LƯU HÀNH NỘI BỘ 07/2005
2. Tóm tắt bài giảng TK Hệ Thống Số Phần Verilog Chương II CHỨC NĂNG CÁC TỪ VỰNG TRONG VERILOG Những tập tin văn bản nguồn Verilog bao gồm những biểu hiện thuộc tính từ vựng sau đây: I. Khoảng trắng Khoảng trắng ngăn những từ và có thể chứa khoảng cách, khoảng dài, dòng mớivà dạng đường dẫn. Do đó, một lệnh có thể đưa ra nhiều dòng phức tạp hơn mà không có những đặc tính đặc biệt. II. Chú giải Những chú giải có thể chỉ định bằng hai cách: ( giống trong C/C++) Chú giải được viết sau hai dấu gạch xiên (//). Được viết trên cùng một dòng. Được viết giữa /* */, khi viết nhiều dòng chú giải. III. Chữ số: Lưu trữ số được định nghĩa như là một con số của các bit, giá trị có thể là: số nhị phân, bát phân, thập phân, hoặc thập lục phân. Ví dụ: 3’b001, 5’d30 = 5’b11110, 16’h5ED4 = 16’d24276 = 16’b0101111011010100 IV. Từ định danh: Từ định danh do người dùng quy định cho biến số, tên hàm, tên môđun, tên khối và tên trường hợp. Từ định danh bắt đầu bằng một mẫu tự hoặc đường gạch dưới ’_’ ( không bắt đầu bằng một con số hoặc $ ) và kể cả mọi chữ số của mẩu tự, những con số và đường gạch dưới, từ định danh trong Verilog thì phân biệt dạng chữ. V. Cú pháp: Kí hiệu cho phép: ABDCE abcdef 1234567890_$ Không cho phép: các kí hiệu khác -, &, #, @ GV: Nguyễn Trọng Hải Trang 2
3. Tóm tắt bài giảng TK Hệ Thống Số Phần Verilog Chương III CÁC CỔNG CƠ BẢN TRONG VERILOG Các cổng logic cơ sở là một bộ phận của ngôn ngữ Verilog. Có hai đặc tính được chỉ rõ là: drive_strenght và delay. Drive_strenght chỉ sức bền của cổng. Độ bền ngõ ra là sự kết nối một chiều đến nguồn, kế đó tạo nên sự kết nối trong suốt trans dẫn, kết thúc là tổng trở kéo lên hoặc xuống. Drive_strenght thường không được chỉ rõ, trong trường hợp này độ bền mặc định là strong1 và strong0 . Delay: nếu delay không được chỉ rõ, thì khi đó cổng không có trì hoãn truyền tải; nếu có hai delay được chỉ định, thì trước tiên là miêu tả trì hoãn lên, thứ hai là trì hoãn xuống. Nếu chỉ có một delay được chỉ định, thì khi đó trì hoãn lên xuống là như nhau. Delay được bỏ qua trong tổng hợp. Phương pháp của sự trì hoãn chỉ định này là một trường hợp đặc biệt của “Parameterized Modules”. Các tham số cho các cổng cơ sở phải được định nghĩa trước như delay. I. Các cổng cơ bản: Các cổng cơ bản có một ngõ ra, và có một hoặc nhiều ngõ vào. Trong các cổng, cú pháp cụ thể biểu diễn bên dưới, các từ khoá của các cổng: and, or, nand, nor. 1. Cú pháp: GATE (drive_strength)#(delays) Tên từ khóa cổng _tên (output, input_1, input_2, , input_N); Delay: #( lên, xuống) hoặc #lên_và_xuống hoặc #( lên_và_xuống) 2. Ví dụ: And c1 (o, a, b, c. d); // có 4 ngõ vào cổng And gọi là c1 c2 (p, f, g); // và 2 ngõ vào cổng and gọi là c2 Or #(4,3) ig ( o, b, c); // cổng Or được gọi là ig, rise time = 4, fall time = 3 GV: Nguyễn Trọng Hải Trang 4