Bài giảng Điện tử số - Trần Thị Thúy Hà

Nội dung text: Bài giảng Điện tử số - Trần Thị Thúy Hà

1. Chương 9: Ngôn ngữ mô tả phần cứng VHDL Keypad Security_1 Front_Door Rear_Door Alarm_Siren Window Clk Reset entity Security_1 is port (Clk, Reset : in std_logic ; Keypad : in std_logic_vector (3 downto 0) ; Front_Door, Rear_Door, Window: in boolean ; Alarm_Siren : out boolean ) ; end Security_1 ; architecture Behavioral of Security_1 is constant Delay_Period : time := 20 s; begin process (Keypad,Front_Door,Rear_Door,Window) begin if (Front_Door or Rear_Door or Window ) then If (Keypad = “0011”) then Alarm_siren <= false ; else Alarm_Siren <= true after Delay_Period ; end if ; end if ; end process ; end Behavioral; 9.3.3 Phương pháp mô tả theo mô hình luồng dữ liệu RTL Hệ thống được biểu diễn theo mô hình RTL bao gồm tập các thanh ghi và các phép toán được thực hiện trên dữ liệu số nhị phân được lưu trong các thanh ghi. Luồng dữ liệu và việc xử lý dữ liệu thực hiện trên số liệu được chứa trong các thanh ghi được coi như là hoạt động chuyển đổi giữa các thanh ghi. Ví dụ mô hình RTL này được sử dụng để biểu diễn cấu trúc bộ vi xử lý. Hệ thống số được biểu diễn theo mô hình RTL khi chúng được xác định bởi 3 thành phần như sau: - Tập các thanh ghi trong hệ thống. - Các phép toán được thực hiện trên dữ liệu được lưu trong các thanh ghi. - Những điều khiển để giám sát chuỗi tuần tự các phép toán trong hệ thống. 203
2. Chương 9: Ngôn ngữ mô tả phần cứng VHDL D Q process (D, En) begin if En = ‘1’ then Q <= D ; end if ; end process ; En Khi mô tả mạch logic tổ hợp các biến và tín hiệu trong một process không được nhận giá trị khởi tạo trước bởi vì mạch tổ hợp không chứa các phần tử nhớ. Khi trong mô hình mạch các biến hoặc tín hiệu được khởi tạo giá trị trước, chương trình tổng hợp sẽ tạo ra các phần tử nhớ để lưu trữ các giá trị khởi tạo, mạch trở thành mạch có nhớ. Mọi câu lệnh tuần tự trừ các lệnh wait, loop, if với những tín hiệu điều khiển theo sườn đều có thể dùng để mô tả các mạch tổ hợp. Các phép toán số học, logic, quan hệ đều có thể được sử dụng trong biểu thức. 9.3.3.2. Mô tả mạch tuần tự: Tiến trình hoạt động theo clock có thể được mô tả thành tiến trình đồng bộ (danh sách tín hiệu kích thích chỉ có duy nhất tín hiệu clock, mọi biến đổi của mạch được đồng bộ theo sườn clock) hoặc thành tiến trình không đồng bộ. Ví dụ mô tả hoạt động của Triger D làm việc theo sườn dương với các tín hiệu Reset không đồng bộ như sau: process ( Clk, reset ) begin D Q if reset = ‘1’ then Q <= ‘0’ ; elsif (Clk`event and Clk = ‘1’) then Q <= D ; end if ; Clk end process ; Reset Ví dụ mô tả hoạt động của Triger D làm việc theo sườn dương với các tín hiệu Reset đồng bộ như sau: process ( Clk ) begin D Q if (Clk`event and Clk = ‘1’) then if reset = ‘1’ then Q <= ‘0’ ; elsif then Q <= D ; Clk end if ; Reset end if ; end process ; 205
3. Chương 9: Ngôn ngữ mô tả phần cứng VHDL architecture COMBINED of DATAPATH is signal X1, X2 : begin process (CLK) Registers begin if (CLK'event and CLK = '1') then Combinational Logic X2 <= F(X1); X3 <= G(X2); X1 <= Y0; end if; end process; 9.3.4 Phương pháp mô tả theo mô hình đồ hình trạng thái (máy trạng thái State Machine) Hoạt động của một hệ thống số tuần tự có thể được mô tả dưới dạng đồ hình trạng thái Moore hoặc Mealy. Dùng VHDL có thể mô tả được đồ hình chuyển đổi trạng thái đó. Bảng sau cho biết khẳ năng mô tả đồ hình trạng thái dùng VHDL: STT Yêu cầu mô tả Sử dụng cấu trúc trong VHDL 1 - Trạng thái logic hiện tại - Process hoạt động theo clock 2 - Xác định trạng thái logic tiếp theo - Process tổ hợp 3 - Xác định đầu ra - Process tổ hợp 4 - Đặt tên cho các trạng thái - Kiểu dữ liệu liệt kê 5 - Đánh giá mỗi trạng thái - Lệnh Case 6 - Đánh giá các điều kiện đầu vào - Lệnh if/else Tổng kết lại các kiểu đồ hình trạng thái như sau: - Mô hình Moore: Kết quả đầu ra chỉ phụ thuộc vào trạng thái hiện tại. Inputs Next State Current Output Outputs Logic State Logic Register Clock 207
4. Chương 9: Ngôn ngữ mô tả phần cứng VHDL - Để mô tả quá trình chuyển đổi trạng thái và cập nhật kết quả đầu ra ứng với mỗi trạng thái thông thường sử dụng cách mô tả bằng nhiều tiến trình + Tiến trình cập nhập trạng thái mới của hệ thống (tiến trình Sync). Sync: process ( CLK , RST) begin . . . end process Sync ; + Tiến trình kiểm tra điều kiện chuyển đổi trạng thái (tiến trình Comb). Comb: process ( Curr_State, In1, In2 ) begin . . . end process Comb ; + Tiến trình cập kết quả đầu ra ứng với mỗi trạng thái (tiến trình Outputs). Outputs: process ( Curr_State, In1, In2 ) begin . . . end process Outputs ; - Ví dụ bộ đếm thập phân thuận nghịch đồng bộ có đồ đồ hình trạng thái như sau: 209
5. Chương 9: Ngôn ngữ mô tả phần cứng VHDL if RESET='1' then sreg IF ( UP='0' ) THEN next_sreg IF ( UP='0' ) THEN next_sreg IF ( UP='0' ) THEN next_sreg IF ( UP='0' ) THEN next_sreg IF ( UP='0' ) THEN next_sreg IF ( UP='0' ) THEN next_sreg IF ( UP='0' ) THEN next_sreg IF ( UP='0' ) THEN next_sreg<=S6; ELSE next_sreg<=S8; 211
6. Chương 9: Ngôn ngữ mô tả phần cứng VHDL CÂU HỎI ÔN TẬP CHƯƠNG 8 VÀ CHƯƠNG 9 1. Đặc điểm nào dưới đây là nhược điểm của phương pháp thiết kế mạch dùng IC có chức năng cố định? A. Chi phí thiết kế thấp B. Vận hành nhanh xung quanh bản thiết kế C. Khó khăn khi triển khai các thiết kế phức tạp D. Tương đối dễ dàng khi thử nghiệm các mạch thiết kế 2. Đặc điểm nào dưới đây là ưu điểm của phương pháp thiết kế mạch dùng IC có chức năng cố định? A. Yêu cầu công suất điện tiêu thụ lớn B. Khó khăn khi sửa chữa, nâng cấp thiết kế C. Thiếu tính bảo mật D. Tương đối dễ dàng khi thử nghiệm mạch thiết kế 3. Trong số các loại cấu kiện logic sau, loại nào không thuộc họ PLD A. CPLD B. FPGA C. Vi xử lý D. SPLD 4. Đặc điểm nào dưới đây không phải là ưu điểm của PLD A. Mật độ tích hợp cao. B. Bảo đảm tính bảo mật của thiết kế C. Thời gian thiết kế ngắn D. Chi phí sản xuất số lượng lớn cao 5. Trong cấu trúc của SPLD không có phần tử nào A. Mảng các cổng logic AND,OR. B. Ma trận kết nối C. Bộ nhớ RAM D. Triger 6. Khối nào sau đây không có trong cấu trúc của CPLD A. Khối logic gồm ma trận hạng tích AND, OR B. Khối Microcell chứa tài nguyền về các Triger, thanh ghi 213
7. Chương 9: Ngôn ngữ mô tả phần cứng VHDL A. Mô phỏng chức năng, tổng hợp thiết kế. B. Biên dịch, map, Định vị trí và định tuyến kế nối. C. Mô phỏng định thời, tạo cấu hình, biên dịch. D. Tạo file mô tả HDL, tổng hợp thiết kế, Định vị trí và định tuyến kế nối. 13. VHDL là ngôn ngữ: A. Lập trình hợp ngữ B. Lập trình bậc cao C. Lập trình mạng D. Mô tả phần cứng 14. Trình tự sắp xếp theo mức độ mô tả trừu tượng tăng dần dùng VHDL là: A. Mức hành vi, mức luồng dữ liệu RTL, mức logic, mức layout. B. Mức hành vi, mức logic, mức luồng dữ liệu RTL, mức layout. C. Mức layout, mức logic, mức hành vi, mức luồng dữ liệu RTL. D. Mức layout, mức logic, mức luồng dữ liệu RTL, mức hành vi. 15. Đối tượng tín hiệu (signal) trong ngôn ngữ VHDL để : A. Lưu các kết quả trung gian B. Biểu diễn đường kết nối trong hệ thống phần cứng số C. Lưu những giá trị cố định D. Biểu diễn cổng vào hoặc ra của thực thể 16. Đối tượng biến (variable) trong ngôn ngữ VHDL để : A. Lưu các kết quả trung gian A. Biểu diễn đường kết nối trong hệ thống phần cứng số C. Lưu những giá trị cố định D. Biểu diễn cổng vào hoặc ra của thực thể 17. Cho khai báo của các đối tượng như sau: signal A : in std_logic; Phép gán nào đúng: A. A:=’1’; B. A<=1; C. A<=’1’; D. A<=true; 215
8. Chương 9: Ngôn ngữ mô tả phần cứng VHDL 20. Mô hình phần cứng nào tổng hợp được ứng với đoạn mô tả như sau: entity flop is port(C, D, CLR : in std_logic; Q : out std_logic); end flop; architecture archi of flop is begin process (C, CLR) begin if (CLR = '1')then Q <= '0'; elsif (C'event and C='0')then Q <= D; end if; end process; end archi; A. D Q B. D Q C. D Q D. D Q C C C C CLR CLR CLR CLR 21. Mô hình phần cứng nào tổng hợp được ứng với đoạn mô tả như sau: entity flop is port(C, D, S : in std_logic; Q : out std_logic); end flop; architecture archi of flop is begin process (C) begin if (C'event and C='1') then if (S='1') then Q <= '1'; else Q <= D; end if; end if; end process; end archi; A. S B. S C. S D. S D Q D Q D Q D Q C C C C 217
9. Chương 9: Ngôn ngữ mô tả phần cứng VHDL C. D. entity latch is entity latch is port(G, D, CLR : in std_logic; port(G, D, CLR : in std_logic; Q : out std_logic); Q : out std_logic); end latch; end latch; architecture archi of latch is architecture archi of latch is begin begin process (CLR, D, G) process (CLR, D, G) begin begin if (CLR='1') then if (CLR='1') then Q <= '0'; Q <= '0'; elsif (G='1') then elsif (G='0') then Q <= D; Q <= D; end if; end if; end process; end process; end archi; end archi; 24. Đoạn mô tả kiến trúc nào mô tả cho mô hình mạch chốt cổng đảo và Preset không đồng bộ như sau: D[3:0] Data Input G Inverted Gate PRE Asynchronous Preset (active High) Q[3:0] Data Output Trong đó mô tả thực thể như sau: entity latch is port(D : in std_logic_vector(3 downto 0); G, PRE : in std_logic; Q : out std_logic_vector(3 downto 0)); end latch; A. B. architecture archi of latch is architecture archi of latch is begin begin process (PRE, G) process (PRE, G) begin begin if (Q='1') then if (PRE='1') then Q <= "1111"; Q <= "1111"; elsif (PRE='0') then elsif (G='0') then Q <= D; Q <= D; end if; end if; end process; end process; end archi; end archi; 219
10. Chương 9: Ngôn ngữ mô tả phần cứng VHDL 26. Đoạn mô tả kiến trúc nào mô tả hoạt động của bộ đếm tiến 4 bit có xóa không đồng bộ có mô tả thực thể như sau: entity counter is port( Clk, CLR : in std_logic; Q : out std_logic_vector(3 downto 0)); end counter; A. B. architecture archi of counter is architecture archi of counter is signal tmp: std_logic_vector(3 signal tmp: std_logic_vector(3 downto 0); downto 0); begin begin process (Clk, CLR) process (Clk) begin begin if (CLR='1') then if (Clk'event and Clk='1')then tmp <= "0000"; if (CLR='1') then elsif (Clk'event and Clk='1') tmp <= "0000"; then else tmp <= tmp + 1; tmp <= tmp + 1; end if; end if; end if; end process; end process; Q <= tmp; Q <= tmp; end archi; end archi; C. D. architecture archi of counter is architecture archi of counter is begin signal tmp: std_logic_vector(3 process (Clk, CLR) downto 0); begin begin if (CLR='1') then process (Clk) Q <= "0000"; begin elsif(Clk'event and Clk='0') if (Clk'event and Clk='0')then then if (CLR='1') then Q <= Q + 1; tmp <= "0000"; end if; else tmp <= tmp - 1; end process; end if; end archi; end if; end process; Q <= tmp; end archi; 221
11. Chương 9: Ngôn ngữ mô tả phần cứng VHDL 28. Đoạn mô tả kiến trúc nào mô tả hoạt động của bộ đếm tiến 4 bit nạp không đồng bộ từ tín hiệu đầu vào, hoạt động ở sườn clock âm và có mô tả thực thể như sau: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter is port( Clk, ALOAD : in std_logic; Clock và tín hiệu nạp D : in std_logic_vector(3 downto 0); Đầu vào bộ đếm Q : out std_logic_vector(3 downto 0)); Đầu ra bộ đếm end counter; A. B. architecture archi of counter is architecture archi of counter is signal tmp: std_logic_vector(3 signal tmp: std_logic_vector(3 downto 0); downto 0); begin begin process (Clk,ALOAD, D) process (Clk,D) begin begin if (ALOAD='1') then if (ALOAD='1') then tmp <= D; tmp <= D; elsif (Clk'event and Clk='1') elsif (Clk'event and Clk='0') then tmp <= tmp + 1; then tmp <= tmp + 1; end if; end if; end process; end process; Q <= tmp; Q <= tmp; end archi; end archi; C. D. architecture archi of counter is architecture archi of counter is signal tmp: std_logic_vector(3 signal tmp: std_logic_vector(3 downto 0); downto 0); begin begin process (Clk,ALOAD, D) process (Clk) begin begin if (ALOAD='1') then if (ALOAD='1') then tmp <= D; tmp <= D; elsif (Clk'event and Clk='0') elsif (Clk'event and Clk='0') then tmp <= tmp + 1; then tmp <= tmp + 1; end if; end if; end process; end process; Q <= tmp; Q <= tmp; end archi; end archi; 223
12. Chương 9: Ngôn ngữ mô tả phần cứng VHDL 30. Đoạn mô tả kiến trúc nào mô tả cho mô hình thanh ghi 4 bit hoạt động sườn dươn của clock, có tín hiệu chốt clock và thiết lập không đồng bộ, D[3:0] Đầu vào dữ liệu 4 bit C Clock sườn dương PRE Tín hiệu thiết lập không đồng bộ mức tích cực cao CE Tín hiệu chốt Clock mức tích cực cao Q[3:0] Đầu ra dữ liệu 4 bit Mô tả thực thể của thanh ghi như sau: library ieee; use ieee.std_logic_1164.all; entity flop is port( C, CE, PRE : in std_logic; D : in std_logic_vector (3 downto 0); Q : out std_logic_vector (3 downto 0)); end flop; A. B. architecture archi of flop is architecture archi of flop is begin begin process (C) process (C, PRE) begin begin if (PRE='1') then if (PRE='1') then Q <= "1111"; Q <= "1111"; elsif (C'event and C='1')then elsif (C'event and C='1')then if (CE='1') then if (CE='0') then Q <= D; Q <= D; end if; end if; end if; end if; end process; end process; end archi; end archi; C. D. architecture archi of flop is architecture archi of flop is begin begin process (C, PRE) process (C, PRE) begin begin if (PRE='1') then if (PRE='1') then Q <= "1111"; Q <= "0000"; elsif (C'event and C='1')then elsif (C'event and C='1')then if (CE='1') then if (CE='1') then Q <= D; Q <= D; end if; end if; end if; end if; end process; end process; end archi; end archi; 225
13. Chương 9: Ngôn ngữ mô tả phần cứng VHDL 32. Đoạn mô tả kiến trúc nào mô tả cho mô hình bộ đếm thuận/nghịch 4 bit có xóa không đồng bộ, có mô tả thực thể như sau: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter is port( C, CLR, up_down : in std_logic; C - clock Q : out std_logic_vector(3 downto 0)); end counter; A. B. architecture archi of counter is architecture archi of counter is signal tmp: std_logic_vector(3 signal tmp: std_logic_vector(3 downto 0); downto 0); begin begin process (C, CLR) process (C) begin begin if (CLR='1') then if (CLR='1') then tmp <= "0000"; tmp <= "0000"; elsif (C'event and C='1') then elsif (C'event and C='1') then if (up_down='1') then if (up_down='1') then tmp <= tmp + 1; tmp <= tmp + 1; else tmp <= tmp - 1; else tmp <= tmp - 1; end if; end if; end if; end if; end process; end process; Q <= tmp; Q <= tmp; end archi; end archi; C. D. architecture archi of counter is architecture archi of counter is begin signal tmp: std_logic_vector(3 process (C, CLR) downto 0); begin begin if (CLR='1') then process (C, CLR) Q <= "0000"; begin elsif (C'event and C='1') then if (CLR='1') then if (up_down='1') then tmp <= "1111"; Q <= Q + 1; elsif (C'event and C='1') then else tmp <= tmp - 1; if (up_down='1') then end if; tmp <= tmp + 1; end if; else tmp <= tmp - 1; end process; end if; end archi; end if; end process; Q <= tmp; end archi; 227
14. Chương 9: Ngôn ngữ mô tả phần cứng VHDL B. D. entity JKFF is entity JKFF is Port(J,K,Clk:in std_logic; Port(J,K,Clk:in std_logic; Q, notQ:out std_logic); Q, notQ:out std_logic); end JKFF; end JKFF; architecture Behavioral of JKFF architecture Behavioral of JKFF is is begin begin process(Clk) process(Clk) begin begin if(Clk'event and Clk='1') if(Clk'event and Clk='0') then then Q > > '1' K0 K1 Q K2 Q Q0 1 2 Clk A. architecture Behavioral of cau33 is begin notQ<=not Q; J(0)<=Q(1) nand Q(2); K(0)<='1'; J(1)<=Q(0); K(1)<= notQ(0) nand notQ(2); J(2)<=Q(1) and Q(0); K(2)<=Q(1); end Behavioral; 229
15. Chương 9: Ngôn ngữ mô tả phần cứng VHDL D. architecture Behavioral of cau33 is signal Clk: std_logic; signal J,K,Q,notQ: std_logic_vector(0 to 2); signal JK0,JK1,JK2: std_logic_vector(0 to 1); begin JK0 Null; when "01" => Q(0) Q(0) Q(0) Null; when "01" => Q(1) Q(1) Q(1) Null; when "01" => Q(2) Q(2) Q(2)<= not Q(2); end case; end if; end process; notQ<=not Q; J(0)<=Q(1) nand Q(2); K(0)<='1'; J(1)<=Q(0); K(1)<= notQ(0) nand notQ(2); J(2)<=Q(1) and Q(0); K(2)<=Q(1); end Behavioral; 231
16. Chương 9: Ngôn ngữ mô tả phần cứng VHDL B. D. entity BCDto7seg is entity BCDto7seg is Port ( BCD:in Port ( BCD:in std_logic_vector(3 downto std_logic_vector(3 downto 0); 0); Seg : out Seg : out std_logic_vector(6 downto std_logic_vector(6 downto 0)); 0)); end BCDto7seg; end BCDto7seg; architecture Beh of BCDto7seg is architecture Beh of BCDto7seg is begin begin with BCD select with BCD select abcdefg" abcdefg" Seg<= "1111110" when x"0", Seg<= "1011111" when x"6", "0110000" when x"1", "1110000" when x"7", "1101101" when x"2", "1111111" when x"8", "1111001" when x"3", "1111011" when x"9", "0000000" when others; "0000000" when others; end Beh; end Beh; 233
17. Chương 9: Ngôn ngữ mô tả phần cứng VHDL B. D. entity Mux is architecture Behavioral of Mux end Mux; is architecture Behavioral of Mux signal I : is std_logic_vector(7 downto signal I : 0); std_logic_vector(7 downto signal SEL: 0); std_logic_vector(2 downto signal SEL: 0); std_logic_vector(2 downto signal Y : std_logic; 0); begin signal Y :std_logic; process(I) begin begin with SEL select case SEL is abcdefg" when "000" => Y Y I(3) when "011", Y I(5) when "101", Y I(7) when others; Y Y Y Y<=I(7); end case; end process; end Behavioral; 235
18. Đáp án và hướng dẫn trả lời - Công cụ tối ưu hoá - Đưa ra ví dụ và phân tích hiệu quả kỹ thuật, kinh tế của việc tối ưu hoá Bài 2.10 a Bài 2.11 d Bài 2.12 c CHƯƠNG 3 1.d 2.a 3.d 4.b 5.c 6.a 7.b 8.c 9.d 10.b 11.a 12.d 13.d 14.a CHƯƠNG 4 1.a 2.d 3.c 4.c 5.c 6.d 7.b 8.c 9.a 10.c 11.a 12.d 13.c 14.a 15.b 16.b 17.a 18.b 19.c 20.d CHƯƠNG 5 1.a 2.c 237
19. Đáp án và hướng dẫn trả lời 7.b 8.a 9.c 10.c CHƯƠNG 8 VÀ CHƯƠNG 9 1.C 2.D 3.C 4.D 5.C 6.D 7.B 8.D 9.D 10.C 11.B 12.B 13.D 14.D 15.B 16.A 17.C 18.D 19.A 20.D 21.D 22.A 23.C 24.B 25.D 26.A 27.B 28.C 29.C 30.C 31.B 32.A 33.C 34.D 35.A 36.B 239
20. Mục lục MỤC LỤC LỜI GIỚI THIỆU 1 CHƯƠNG 1: HỆ ĐẾM 2 GIỚI THIỆU 2 NỘI DUNG 2 1.1. BIỂU DIỄN SỐ 2 1.2. CHUYỂN ĐỔI CƠ SỐ GIỮA CÁC HỆ ĐẾM 6 1.3 SỐ NHỊ PHÂN CÓ DẤU 8 1.4. DẤU PHẨY ĐỘNG 9 TÓM TẮT 9 CÂU HỎI ÔN TẬP 10 CHƯƠNG 2: ĐẠI SỐ BOOLE VÀ CÁC PHƯƠNG PHÁP BIỂU DIỄN HÀM 11 GIỚI THIỆU CHUNG 11 NỘI DUNG 12 2.1 ĐẠI SỐ BOOLE 12 2.2 CÁC PHƯƠNG PHÁP BIỂU DIỄN HÀM BOOLE 12 2.3 CÁC PHƯƠNG PHÁP RÚT GỌN HÀM 14 2.4 CỔNG LOGIC VÀ CÁC THAM SỐ CHÍNH 16 TÓM TẮT 26 CÂU HỎI ÔN TẬP 26 CHƯƠNG 3: CỔNG LOGIC TTL VÀ CMOS 29 GIỚI THIỆU 29 NỘI DUNG 30 3.1. CÁC HỌ CỔNG LOGIC 30 3.2. GIAO TIẾP GIỮA CÁC CỔNG LOGIC CƠ BẢN TTL-CMOS VÀ CMOS-TTL 40 TÓM TẮT 43 CÂU HỎI ÔN TẬP 43 CHƯƠNG 4: MẠCH LOGIC TỔ HỢP 48 GIỚI THIỆU CHUNG 48 NỘI DUNG 49 4.1 KHÁI NIỆM CHUNG 49 4.2 PHÂN TÍCH MẠCH LOGIC TỔ HỢP 50 4.3 THIẾT KẾ MẠCH LOGIC TỔ HỢP 50 4.4 HAZARD TRONG MẠCH TỔ HỢP 51 4.5. MẠCH MÃ HOÁ VÀ GIẢI MÃ 59 4.6 BỘ HỢP KÊNH VÀ PHÂN KÊNH 64 4.7. MẠCH CỘNG 66 241
21. Mục lục NỘI DUNG 156 8.1. GIỚI THIỆU CHUNG VỀ LOGIC KHẢ TRÌNH (PLD) 156 8.2 SPLD 157 8.3. CPLD (Complex PLD) 157 8.4. FPGA 159 8.5. SO SÁNH GIỮA CPLD VÀ FPGA 161 8.6. QUY TRÌNH THIẾT KẾ CHO CPLD/FPGA 161 TÓM TẮT 168 CHƯƠNG 9: NGÔN NGỮ MÔ TẢ PHẦN CỨNG VHDL 169 GIỚI THIỆU 169 NỘI DUNG 170 9.1. GIỚI THIỆU NGÔN NGỮ MÔ TẢ PHẦN CỨNG VHDL 170 9.2. CẤU TRÚC NGÔN NGỮ CỦA VHDL 171 9.3. CÁC MỨC ĐỘ TRỪU TƯỢNG VÀ PHƯƠNG PHÁP MÔ TẢ HỆ THỐNG PHẦN CỨNG SỐ 199 TÓM TẮT 212 CÂU HỎI ÔN TẬP CHƯƠNG 8 VÀ CHƯƠNG 9 213 ĐÁP ÁN VÀ HƯỚNG DẪN TRẢ LỜI 236 CHƯƠNG 1 236 CHƯƠNG 2 236 CHƯƠNG 3 237 CHƯƠNG 4 237 CHƯƠNG 5 237 CHƯƠNG 6 238 CHƯƠNG 7 238 CHƯƠNG 8 VÀ CHƯƠNG 9 239 TÀI LIỆU THAM KHẢO 240 MỤC LỤC 241 243