Đề thi lại môn Điện tử số - Đề số 2

Phần 1 - Trắc nghiệm – 5 điểm (0.2 điếm/ 1câu)

Chọn một đáp án đúng nhất trong các câu sau và trả lời vào giấy thi. Ví dụ:    1.a

                                                                                                                            2.b

 1/ Khi bộ mã hoá ưu tiên tiến hành mã hoá thì các trạng thái có độ ưu tiên thấp hơn được xử lý thế nào?

    a     Nó luôn ở mức logic thấp

    b     Không quan tâm xem nó ở trạng thái nào.

    c     Nó luôn ở mức logic cao

    d     Cả 3 phương án trên đều đúng

doc 4 trang thamphan 29/12/2022 640
Bạn đang xem tài liệu "Đề thi lại môn Điện tử số - Đề số 2", để tải tài liệu gốc về máy hãy click vào nút Download ở trên.

File đính kèm:

  • docde_thi_lai_mon_dien_tu_so_de_so_2.doc

Nội dung text: Đề thi lại môn Điện tử số - Đề số 2

  1. HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG ĐỀ THI LẠI KHOA KỸ THUẬT ĐIỆN TỬ 1 MÔN: ĐIỆN TỬ SỐ BÔ MÔN KỸ THUẬT ĐIỆN TỬ Lớp : D06CNTT Hệ đào tạo: Chính qui Thời gian thi: 60 phút ĐỀ SỐ 2 Thí sinh ghi rõ số đề và làm bài vào giấy thi, nộp lại đề sau khi thi. Phần 1 - Trắc nghiệm – 5 điểm (0.2 điếm/ 1câu) Chọn một đáp án đúng nhất trong các câu sau và trả lời vào giấy thi. Ví dụ: 1.a 2.b 1/ Khi bộ mã hoá ưu tiên tiến hành mã hoá thì các trạng thái có độ ưu tiên thấp hơn được xử lý thế nào? a Nó luôn ở mức logic thấp b Không quan tâm xem nó ở trạng thái nào. c Nó luôn ở mức logic cao d Cả 3 phương án trên đều đúng 2/ Một trigơ JK ở chế độ lật. Nếu tần số Clock của nó là 4000 hz thì tần số tại lối ra là a 1000 hz b 2000 hz c 500 hz d 4000 hz 3/ Xét mạch trong hình vẽ, M là đầu điều khiển, nếu M = 0 thì mạch có chức năng gì? a Mạch bán tổng. b Mạch hiệu toàn phần. c Mạch bán hiệu d Mạch tổng toàn phần 4/ Trong bộ đếm không đồng bộ, tín hiệu cần đếm: a phải được nối với trigơ LSB của bộ đếm. b phải là dạng sóng sin. c là chung cho mỗi trigơ của bộ đếm. d phải được nối với trigơ MSB của bộ đếm. 5/ Cho LED 7 đoạn A chung, muốn thanh nào sáng thì Katốt của thanh đó có mức logic gì? a Mức logic 1 b Mức 0 và mức 1 c Mức logic 0 d Không ở mức nào cả 6/ Cổng XOR tạo ra đầu ra với mức logic thấp: a Không lúc nào cả b Với điều kiện là trạng thái lối vào khác nhau c Mọi lúc d Với điều kiện là trạng thái lối vào giống nhau. Đề 2 – D06CNTT Page 1
  2. a Mạch trở thành cổng NAND hai lối vào b Trạng thái lối ra không theo logic cơ bản nào c Mạch trở thành cổng NOR hai lối vào d Mạch trở thành cổng AND hai lối vào 18/ Mạch logic PMOS có sơ đồ như hình vẽ làm chức năng gì: aOR b NOR c NAND d AND 19/ Cho mạch điện như hình vẽ . Giả sử trạng thái ban đầu Q Q Q là 000, 0 1 2 sau 3 xung Clock thì trạng thái lối ra là bao nhiêu? a 001 b 011 c 110 d 111 20/ Nếu bộ tạo bit chẵn lẻ phát ra chỉ thị parity lẻ thì mẫu dữ liệu gồm: a một số lẻ các bit ‘1’ b một số chẵn các bit ‘1’ c một số chẵn các bit ‘0’ d một số lẻ các bit ‘0’ 21/ Cho mạch đa hài như hình vẽ, cho R = R = 1kΩ, C = 0,714μF tính tần số dao động của mạch: 1 2 a f = 1 kHz b f = 10 kHz c f = 100 kHz d f = 1000 kHz 22/ Nếu số nhị phân B = 0100 và số A = 1100, thì kết quả thu được sau phép cộng là (1) 0000. Điều này đúng không? Đề 2 – D06CNTT Page 3