Bài giảng môn Thiết kế luận lí 1 - Chương 5: Flip-Flop và mạch tuần tự - Nguyễn Quang Huy

Giới thiệu (tt)
• Phần mạch tổ hợp nhận tín hiệu từ input ngoài và từ
output của các phần tử nhớ (memory elements).
• Output của hệ thống là một hàm chức năng lấy tín
hiệu input ngoài và thông tin từ các phần tử nhớ.
• Phần tử nhớ quan trọng nhất là flip-flop (FF) (được
tạo ra từ các cổng logic).
– Bản thân cổng logic không có khả năng nhớ
– FF: kết nối các cổng logic theo cách mà thông tin có thể
được lưu trữ

50 trang thamphan 30/12/2022 700

Download

Bạn đang xem 20 trang mẫu của tài liệu "Bài giảng môn Thiết kế luận lí 1 - Chương 5: Flip-Flop và mạch tuần tự - Nguyễn Quang Huy", để tải tài liệu gốc về máy hãy click vào nút Download ở trên.

File đính kèm:

bai_giang_mon_thiet_ke_luan_li_1_chuong_5_flip_flop_va_mach.pdf

Nội dung text: Bài giảng môn Thiết kế luận lí 1 - Chương 5: Flip-Flop và mạch tuần tự - Nguyễn Quang Huy

dce 2014 Khoa KH & KTMT Bộ môn Kỹ Thuật Máy Tính
dce 2014 Flip-Flop và mạch tuần tự
dce 2014 Giới thiệu • Mạch tổ hợp không có bộ nhớ • Hầu hết các hệ thống được tạo thành từ mạch tổ hợp và các phần tử nhớ 4/22/2014 Logic Design 1 ©2014, CE Department 5
dce 2014 Giới thiệu (tt) • FF có 2 trạng thái SET : Q=1, Q’=0 - trạng thái HIGH hoặc 1. CLEAR/RESET: Q=0, Q’=1 - trạng thái LOW hoặc 0 FF còn có tên gọi khác là Latch (cài) 4/22/2014 Logic Design 1 ©2014, CE Department 7
dce 2014 NAND Gate Latch • Khi SET = 1 và CLEAR = 1 thì mạch NAND latch có 2 trường hợp có thể xảy ra – Ngõ xuất phụ thuộc vào trạng thái các ngõ nhập trước đó 4/22/2014 Logic Design 1 ©2014, CE Department 9
dce 2014 NAND Gate Latch • Setting: xảy ra khi SET input có một xung xuống 0 trong khi CLEAR input vẫn bằng 1 – Trường hợp Q = 1 4/22/2014 Logic Design 1 ©2014, CE Department 11
dce 2014 NAND Gate Latch • Clearing: xảy ra khi CLEAR input có một xung xuống 0 trong khi SET input vẫn bằng 1 – Trạng thái Q = 1 4/22/2014 Logic Design 1 ©2014, CE Department 13
dce 2014 Clock Signals và Clocked FFs • Tín hiệu Clock được phân bổ đến tất cả các phần của hệ thống. Output có thể thay đổi chỉ khi tín hiệu clock chuyển trạng thái. • Tín hiệu clock chuyển trạng thái từ – 0 lên 1: cạnh lên (Positive going transition – PGT). – 1 xuống 0: cạnh xuống (Negative going transition – NGT). 4/22/2014 Logic Design 1 ©2014, CE Department 19
dce 2014 Clocked Flip-Flops • Clocked FFs có một tín hiệu clock được đặt tên là CLK, CP, hoặc CK. Hầu hết các tín hiệu CLK là tín hiệu kích cạnh (egde triggered). • Clocked FFs có 1 hoặc nhiều tín hiệu điều khiển – Các tín hiệu điều khiển không ảnh hưởng đến trạng thái của output cho đến khi có sự thay đổi trạng thái của clock xảy ra. • Tín hiệu Clock: quyết định thời điểm (WHEN) • Tín hiệu điều khiển: quyết định trạng thái (WHAT) 4/22/2014 Logic Design 1 ©2014, CE Department 21
dce 2014 FF – Vấn đề thời gian (tt) • Maximum clock frequency • Clock pulse high or low times • Clock transition times 4/22/2014 Logic Design 1 ©2014, CE Department 39
dce 2014 Ứng dụng FF (3) • Chia tần số và đếm(Frequency division and counting) 4/22/2014 Logic Design 1 ©2014, CE Department 45
dce 2014 Ứng dụng FF (3) • Mod number – MOD number: chỉ số trạng thái trong chuỗi đếm . – Bộ đếm ở ví dụ trước có 23=8 trạng thái khác nhau(000 tới 111). Bộ đếm này được gọi là bộ đếm MOD-8. – Nếu có 4 FF thì chuỗi trạng thái sẽ đếm từ 0000 đến 1111(có 16 trạng thái). Và được gọi là bộ đếm MOD-16. – Bộ đếm MOD-2N có khả năng đếm tới 2N -1 sau đó quay về trạng thái 0. 4/22/2014 Logic Design 1 ©2014, CE Department 47