Bài giảng Vi xử lý nâng cao - Phần 1: Thiết kế CPU RISC - Bài 18: Kiến trúc bộ nhớ, I/O và bus của máy tính ARM

Nội dung text: Bài giảng Vi xử lý nâng cao - Phần 1: Thiết kế CPU RISC - Bài 18: Kiến trúc bộ nhớ, I/O và bus của máy tính ARM

1. Bài giảng “Vi xử lý nâng cao” Phần 3: Giới thiệu chip ARM Bài 18: Kiến trúc bộ nhớ, I/O và bus của máy tính ARM. Giới thiệu hệ thống nhúng 1
2. Tìm hiểu các mức của hệ máy tính • Một hệ máy tính có thể được xem xét , được hiểu và được quản lý ở nhiều mức khác nhau, mỗi mức được xây dựng trên các mức bên dưới. • CPU + bộ nhớ chính là một dải lớn các byte. – đây là quan điểm/mức mà ta đã làm việc cho đến lúc này. • CPU + các mạch điều khiển bộ nhớ/các chip + các mạch điều khiển I/O/các linh kiện (thiết bị). – đây là quan điểm/mức mà ta đã và đang sử dụng. – hãy nghĩ về hệ thống này như là một nhóm các thành phần độc lập đang nói chuyện với nhau. – dĩ nhiên , cần có phương tiện truyền thông và ngôn ngữ chung. Giới thiệu hệ thống nhúng 3
3. Các thành phần của hệ con bộ nhớ • Các hệ con bộ nhớ thường bao gồm các chip + mạch điều khiển. address bus • Mỗi chip cung cấp vài bit data bus (e.g., 14) cho mỗi truy cập Read – Các bit từ nhiều chip CPU Write Memory được truy cập song song Ready để tìm nạp byte hoặc từ. Size – Mạch điều khiển bộ nhớ giải mã/diễn dịch địa chỉ và các tín hiệu điều khiển. Dải nhớ 16x8-bit 0000 1 0 1 1 0 0 1 0 – Mạch điều khiển cũng có 0001 thể ở trên chip bộ nhớ. 1 0 0 0 0 0 0 1 address 1-of-16 • Thí dụ: decoder – chứa 8 chip 16x1 bit và mạch điều khiển rất đơn 1111 0 1 0 1 0 0 1 1 giản. D7 D6 D5 D4 D3 D2 D1 D0 Chip nhớ 16x1-bit Giới thiệu hệ thống nhúng 5
4. Khái niệm lưu trữ • Lý do CPU thấy RAM như là một đường dài, mỏng các byte không có nghĩa là RAM được sắp xếp trên thực tế như vậy. • Các chip RAM thực tế không lưu toàn bộ các byte , mà đúng hơn chúng lưu các bit riêng biệt trong một mạng lưới mà ta có thể định địa chỉ từng bit ở một thời điểm. Giới thiệu hệ thống nhúng 7
5. Định thời bộ nhớ SRAM khi đọc • Địa chỉ và các tín hiệu chọn chip được cung cấp tAA trước khi dữ liệu sẵn sàng. • Các ngõ ra phản ánh dữ liệu mới. tRC tAA Address A11 -A0 old address new address CS WE Bus địa chỉ high D undef Data Valid (Address bus) out impedance tHz 2147H RAM tĩnh tốc độ cao 4096x1-bit tACS 2147H Dout A11 -A0 tRC = Thời gian chu kỳ đọc. tAA = Thời gian truy cập địa chỉ. D WE CS in tACS = Thời gian truy cập tín hiệu chọn chip. tHZ = Từ lúc không chọn chip đến lúc ngõ ra ở trạng thái highZ Giới thiệu hệ thống nhúng 9
6. Tổ chức và hoạt động của DRAM • Trong DRAM truyền thống , vị trí nhớ bất kỳ có thể được truy cập ngẫu nhiên để đọc/ghi (read/write) bằng cách đưa vào địa chỉ của vị trí nhớ tương ứng. – DRAM điển hình có dung lượng bit là 2N * 2M sẽ chứa dải các cell nhớ được sắp xếp thành 2N hàng (word-line: đường từ) và 2M cột (bit-line: đường bit ). – Mỗi cell nhớ có một vị trí duy nhất được biểu diễn bởi giao điểm của đường từ và đường bit. – Cell nhớ bao gồm 1 transistor và 1 tụ điện . Điện tích trên tụ này biểu thị 0 hoặc 1 đối với cell nhớ này. Mạch hỗ trợ cho chip DRAM được sử dụng để đọc/ghi (read/write) đến một cell nhớ. Giới thiệu hệ thống nhúng 11
7. Truy cập bộ nhớ DRAM • Bộ nhớ DRAM được sắp xếp trong mô hình lưới XY các hàng và các cột. • Trước tiên, địa chỉ hàng được gởi đến chip nhớ và được chốt , kế đến địa chỉ cột được gởi đến theo cùng cách. • Sơ đồ định địa chỉ hàng và cột này (được gọi là ghép kênh (multiplexing ) cho phép địa chỉ bộ nhớ lớn sử dụng ít chân hơn. • Điện tích được lưu trong cell nhớ đã chọn được khuếch đại bằng cách sử dụng mạch khuếch đại nhận biết (sense amplifier) và kế đến được định tuyến đến chân ngõ ra. • Việc đọc/ghi (read/write) được điều khiển bằng mạch logic đọc/ghi (read/write logic). Giới thiệu hệ thống nhúng 13
8. Truy cập DRAM Hoạt động đọc của DRAM điển hình : 1. Địa chỉ hàng (row address) được đặt lên các chân địa chỉ thông qua bus địa chỉ. 2. Chân RAS tích cực sẽ đặt địa chỉ hàng lên mạch chốt địa chỉ hàng (row address latch). 3. Mạch giải mã hàng (row address decoder) lựa chọn hàng đúng để được truyền đến các mạch khuếch đại nhận biết (sense amp). 4. Chân cho phép ghi (write enable) không tích cực, DRAM biết rằng sẽ không được ghi. Sơ đồ phần cứng của 5. Địa chỉ cột (column address) được đặt lên các DRAM điển hình chân địa chỉ thông qua bus địa chỉ (address bus). 6. Chân CAS tích cực sẽ đặt địa chỉ cột lên mạch (2 N x 2N x 1) chốt địa chỉ cột (column address latch). 7. Chân CAS cũng đóng vai trò cho phép xuất (output enable), một khi tín hiệu CAS đã ổn định, các mạch khuếch đại nhận biết đặt dữ liệu từ hàng và cột được chọn lên chân ngõ ra dữ liệu (data out) để dữ liệu có thể di chuyển lên bus dữ liệu của hệ thống. 8. RAS và CAS đều không tích cực để cho chu kỳ có thể bắt đầu lại. Giới thiệu hệ thống nhúng 15
9. Các đặc tả hiệu suất DRAM • Các khảo sát hiệu suất quan trọng của DRAM – Random access time : thời gian cần có để đọc cell đơn ngẫu nhiên bất kỳ. – Fast Page Cycle time : thời gian cần có cho việc truy cập ở chế độ trang đọc /ghi vị trí nhớ trên trang được truy cập gần nhất (không cần lặp lại RAS trong trường hợp này ). – Extended Data Out (EDO): cho phép thiết lập địa chỉ kế tiếp trong khi việc truy cập dữ liệu hiện hành được duy trì (vẫn tiếp tục). – SDRAM Burst Mode : Các DRAM đồng bộ sử dụng bộ đếm tự tăng và thanh ghi chế độ để xác định chuỗi địa chỉ cột sau khi vị trí nhớ đầu tiên được truy cập trên một trang hữu hiệu đối với những ứng dụng thường yêu cầu các chuỗi dữ liệu từ một hay nhiều trang trên DRAM. – Required refresh rate : tốc độ làm tươi tối thiểu. Giới thiệu hệ thống nhúng 17
10. CPU Bus I/O • CPU cần nói chuyện với các thiết bị I/O Address như là bàn phím, Data chuột , màn hình, CPU mạng , ổ đĩa , các LED. Read • I/O ánh xạ bộ nhớ Write – Các thiết bị được ánh xạ đến những vị trí Memory I/O Device nhớ cụ thể giống như RAM. Address – Sử dụng các lệnh load/store giống như Data những truy cập đến CPU Memory I/O bộ nhớ. Read Write • Ported I/O I/O Port – Đường bus đặc biệt Memory và các lệnh. I/O Device Giới thiệu hệ thống nhúng 19
11. Các giao thức bus • Giao thức (protocol) liên quan đến tập các qui luật được thỏa thuận bởi cả hai thiết bị chủ bus (master) và thiết bị tớ bus (slave). – Synchronous bus những cuộc truyền xảy ra liên quan đến các cạnh clock liên tiếp. – Asynchronous bus những cuộc truyền không chịu bất kỳ quan hệ định thời cụ thể nào. – Semisynchronous bus các hoạt động /điều khiển khởi đầu không đồng bộ, nhưng việc truyền dữ liệu xảy ra đồng bộ. Bus CPU Device 1 Device 2 Device 3 Giới thiệu hệ thống nhúng 21
12. Giao thức bus không đồng bộ • Không có clock hệ thống. • Hữu dụng đối với những hệ thống trong đó CPU và các thiết bị I/O hoạt động Address I see you there's ở các tốc độ khác nhau. got it some • Thí dụ: Master data – Master đặt địa chỉ và dữ liệu Slave I’ve lên bus, kế đến cho tín hiệu got I see you it see I got it Master bằng 1 (lên mức cao). – Slave thấy tín hiệu Master, đọc Data dữ liệu và kế đến đưa tín hiệu Slave lên mức cao. write read – Master thấy tín hiệu Slave sẽ đưa tín hiệu Master xuống mức thấp. – Slave thấy tín hiệu Master ở mức thấp sẽ đưa tín hiệu Ta gọi sự trao đổi này là “bắt tay” Slave xuống mức thấp. ( “handshaking”). Giới thiệu hệ thống nhúng 23
13. Tóm tắt bài học • Các mức của hệ máy tính. • Giao diện CPU-bộ nhớ. • Hệ con bộ nhớ và các công nghệ – SRAM. – DRAM. • CPU-Bus-I/O – Khái niệm thanh ghi I/O. • Các giao thức bus – Giao thức bus đồng bộ. – Giao thức bus không đồng bộ. – Phân xử bus. Giới thiệu hệ thống nhúng 25