Bài giảng Thiết kế luận lí 1 - Chương 4: Linh kiện mạch tuần tự - Nguyễn Quang Huy

Nội dung text: Bài giảng Thiết kế luận lí 1 - Chương 4: Linh kiện mạch tuần tự - Nguyễn Quang Huy

1. dce 2012 Khoa KH & KTMT Bộ môn Kỹ Thu ật Máy Tính Biên so ạn tài li ệu: BK TP.HCM Ph ạm T ườ ng H ải Phan Đình Th ế Duy Nguy ễn Tr ần H ữu Nguyên Nguy ễn Quang Huy Logic Design 1
2. dce 2012 Linh ki ện m ạch BK TP.HCM tu ần t ự Logic Design 1
3. dce 2012 Gi i thi u (tt) • Ph n mch t hp nh n tín hi u t input ngoài và t output ca các ph n t nh (memory elements). • Output ca h th ng là mt hàm ch c năng ly tín hi u input ngoài và thông tin t các ph n t nh . • Ph n t nh quan tr ng nh t là flip-flop (FF) (đư c tto ra t cá c cng logic) . –Bn thân cng logic không có kh năng nh – FF: kt ni các cng logic theo cách mà thông tin có th đư c lưu tr Logic Design 1 5
4. dce 2012 NAND Gate Latch • FF cơ bn nht có th đưc xây dng t 2 cng NAND hoc 2 cng NOR • FF to thành t 2 cng NAND đư c gi là NAND gate latch hay latch • Ngõ ra cng NAND-1 ni vào ngõ nh p ca cng NAND -2 và ng ư c li • Output đưc đt tên là Q và Q’ (Q và Q’ luôn ngưc nhau trong điu kin bình thư ng). • Có 2 input: – SET input : set Q = 1. – CLEAR input : set Q = 0. Logic Design 1 7
5. dce 2012 NAND Gate Latch • Setting : xy ra khi SET input có mt xung xung 0 trong khi CLEAR input vn bng 1 – Tr ư ng hp Q = 0 Logic Design 1 9
6. dce 2012 NAND Gate Latch • Clearing : xy ra khi CLEAR input có mt xung xung 0 trong khi SET input vn bng 1 – Tr ng thái Q = 0 Logic Design 1 11
7. dce 2012 NAND Gate Latch • Khi SET = CLEAR = 0 cùng lúc thì giá tr output s không th đoán trưc đưc. Tuỳ thuc vào tín hiu nà o lên 1 trư c. • Vì vy, trong NAND latch điu kin SET = CLEAR = 0 không đưc s d ng. Logic Design 1 13
8. dce 2012 NOR Gate Latch Logic Design 1 15
9. dce 2012 Clock Signals và Clocked FFs • Tín hiu Clock đưc phân b đn tt c các phn ca h thng. Output có th thay đi ch khi tín hiu clock chuyn trng thá i. • Tín hiu clock chuyn trng thái t – 0 lên 1: c nh lên (Positive going transition – PGT). – 1 xu ng 0: c nh xu ng (Negative going transition – NGT) . Logic Design 1 17
10. dce 2012 Clocked Flip-Flops • Clocked FFs có mt tín hiu clock đưc đt tên là CLK, CP, hoc CK. Hu ht các tín hiu CLK là tín hiu kích c nh (egde triggered). • Clocked FFs có hơn 1 tín hiu điu khin, các tín hiu điu khin không nh hư ng đn trng thái c a output cho đ n khi có s thay đi tr ng thá i c a clock x y ra. Logic Design 1 19
11. dce 2012 Clocked SC Flip-Flops Logic Design 1 21
12. dce 2012 Cu t o m ch - edge triggered SC FF Logic Design 1 23
13. dce 2012 JK Flip-Flops • mch cài SC / SR –C 2 ngõ vào không đư c đ ng th i mang giá tr 1 – Không phù hp vi th c t, cn ph i có s ci ti n Logic Design 1 25
14. dce 2012 JK Flip-Flops Logic Design 1 27
15. dce 2012 D Flip-Flops • Hin thc D FF t JK FF Logic Design 1 29
16. dce 2012 Asynchronous Inputs (bt đng b) • Các tín hiu input S, C, J, K and D đưc xem là các tín hiu điu khin (control inputs) . Nhng input này cũng đưc xem là các tín hiu input đng b vì nhng thay đi ca chúng ch nh hưng đn ngõ output khi có tín hiu đng b c a CLK. • FFs cũ ng có nh ng tí n hi u input bt đng b (asynchronous inputs) hot đng đc lp vi các tín hiu input đng b và tín hiu CLK. Nhng tín hiu này đưc s dng đ set FF lên trng thái 1 hay clear FF v trng thái 0 bt kì lúc nào và không quan tâm đn nhng input khá c. Logic Design 1 31
17. dce 2012 Asynchronous Inputs (bt đng b) Logic Design 1 33
18. dce 2012 FF – Vn đ th i gian (tt) • Trễ lan truyền (Propagation delay) Logic Design 1 35
19. dce 2012 ng d ng FF •Lưu tr d li u và truy n d li u – Th ư ng s dng FF đ lưu tr d li u hay thông tin. D li u đư c lưu tr theo 1 nhóm các FF gi là register (thanh ghi). – Các ho t đng th ư ng đư c th c hi n vi các d li u đư c lưu trong register là truy n d li u (data tranfer). Logic Design 1 37
20. dce 2012 ng d ng FF (2) • Thanh ghi d ch (shift register) Logic Design 1 39
21. dce 2012 ng d ng FF (3) • Ho t đ ng đ m và sơ đ chuy n tr ng thái (state transition diagram ) Logic Design 1 41
22. dce 2012 Thi t b Schmitt-trigger Logic Design 1 43
23. dce 2012 Mch t o xung clock • IC đ nh th i (timer ) 555 Logic Design 1 45